分享一点电路设计经验教训总结
时间：12-12
整理：3721RD
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看见最后一句，sck0t算是一个gated clock了吧。 不知道你FPGA用的谁家，如果是Xilinx，我觉得比较正规的办法应该是后面插BUFG，当一个时钟域，同一个tree处理。
你说那个问题等于是一个hold错误。不插则P&R时不会把这两个时钟做到一个tree上。STA也不会分析你说的问题点。加个BUFG就当一个tree处理，全搞定了。
其实能避免内部分频电路最好，可以用DCM来处理