问个Fractional PLL的问题
时间：12-11
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wwraul (wwraul) 于 (Wed Sep 24 20:45:32 2008) 提到:
SD modular的采样频率应该怎么确定？
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gaoz (gaoz) 于 (Wed Sep 24 21:51:19 2008) 提到:
PFD的频率
【 在 wwraul (wwraul) 的大作中提到: 】
: SD modular的采样频率应该怎么确定？
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seaskyyuhan (海天一色) 于 (Thu Sep 25 12:57:57 2008) 提到:
MMD output is better.
【 在 gaoz (gaoz) 的大作中提到: 】
: PFD的频率
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athoma (Try to Focus) 于 (Thu Sep 25 13:18:40 2008) 提到:
为什么？
这个问题到底有没有定论啊？
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: MMD output is better.
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gaoz (gaoz) 于 (Thu Sep 25 16:52:58 2008) 提到:
只要DSM的高频量化噪声远离PLL的环路带宽Wc，被低通环路有效虑除。
因此不要选择接近或低于Wc的时钟作为DSM的时钟。
选择PFD的频率即接入PFD的反馈时钟输入端＝＝Divider/MMD的最终分频输出端即可，因为此时PLL的环路带宽Wc<<Wpfd_ref
【 在 athoma (Try to Focus) 的大作中提到: 】
: 为什么？
: 这个问题到底有没有定论啊？
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windtauear (M&W) 于 (Thu Sep 25 18:19:13 2008) 提到:
这个各有优缺点,一般来说是MMD的输出
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: MMD output is better.
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faithful (life) 于 (Thu Sep 25 19:59:38 2008) 提到:
怎么个各有优缺点？
【 在 windtauear (M&W) 的大作中提到: 】
: 这个各有优缺点,一般来说是MMD的输出
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windtauear (M&W) 于 (Thu Sep 25 20:20:08 2008) 提到:
每个mmd输出的边沿和vco是同步的,会带来一定的串扰,采用ref可以错开一个offset的时间,但是会带来lock-in time上的一些损失
【 在 faithful (life) 的大作中提到: 】
: 怎么个各有优缺点？
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faithful (life) 于 (Thu Sep 25 20:46:30 2008) 提到:
mmd肯定和VCO同步的吧，mmd功耗大，和VCO近，应该是主要串扰源
和mmd比起来 SDM串扰小的多
而且用ref给SDM作clk串扰有 fractional spur的隐患呢
SDM的输出和mmd的clk不同步，mmd在counting时，可能会miss掉一些number...
【 在 windtauear (M&W) 的大作中提到: 】
: 每个mmd输出的边沿和vco是同步的,会带来一定的串扰,采用ref可以错开一个offset的时间,但是会带来lock-in time上的一些损失
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windtauear (M&W) 于 (Thu Sep 25 21:07:30 2008) 提到:
哦写错了,是sdm,个人感觉,要是SL结构的就没有mesh的影响大,因为它的输出分频比的变化比较大,容易引起spur的问题,SL问题不大,个别数目的missing没事,嗯感觉mesh结构一般都是用mmd的输出
数字电路的串扰在synthesizer里很重要,而且mmd和vco的同步可能会引起mmd的状态clip,就是两个边沿同时来的时候会引起毛刺
【 在 faithful (life) 的大作中提到: 】
: mmd肯定和VCO同步的吧，mmd功耗大，和VCO近，应该是主要串扰源
: 和mmd比起来 SDM串扰小的多
: 而且用ref给SDM作clk串扰有 fractional spur的隐患呢
: ...................
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faithful (life) 于 (Thu Sep 25 21:24:18 2008) 提到:
re 数字电路串扰很重要
个人感觉要避开VCO的edge很难，频率太高了点..
只能isolate之
你说的clip问题是出现在哪里？
【 在 windtauear (M&W) 的大作中提到: 】
: 哦写错了,是sdm,个人感觉,要是SL结构的就没有mesh的影响大,因为它的输出分频比的变化比较大,容易引起spur的问题,SL问题不大,个别数目的missing没事,嗯感觉mesh结构一般都是用mmd的输出
: 数字电路的串扰在synthesizer里很重要,而且mmd和vco的同步可能会引起mmd的状态clip,就是两个边沿同时来的时候会引起毛刺
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windtauear (M&W) 于 (Thu Sep 25 21:29:12 2008) 提到:
我在实际仿真也没碰到过,但据说有...就是vco的边沿和mmd的switch的边沿同时进,那么这个周期有可能被错过,然后从下一个周期开始算
【 在 faithful (life) 的大作中提到: 】
: re 数字电路串扰很重要
: 个人感觉要避开VCO的edge很难，频率太高了点..
: 只能isolate之
: ...................
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chip (笑叹词穷) 于 (Thu Sep 25 21:39:05 2008) 提到:
这个要是出现的话应该是设计错误了吧
【 在 windtauear (M&W) 的大作中提到: 】
: 我在实际仿真也没碰到过,但据说有...就是vco的边沿和mmd的switch的边沿同时进,那么这个周期有可能被错过,然后从下一个周期开始算
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gaoz (gaoz) 于 (Thu Sep 25 22:24:21 2008) 提到:
对这个论述有两个疑问请教？
对于你所说结构，好像是MMD并不是最后一级分频给PFD的输入。
假设是经典的MMD－>PulseSwallowDiv结构，那么如果MMD的输出驱动DSM则
1：DSM的调节输出信号可能发生在PulseSwallowDiv分频边界的内部，如何保证PulseSwallowDiv完成了正确的分频数。
2：理论上小数分频的1参考应该是PFD_ref,那么此时小数分频是否还能保证是（小数—_Index/FullScale）×PFD_ref？
至于用ref给SDM作clk串扰有 fractional spur，采用单环高阶或者Mash结构的Dither是否可以减弱。但如果是偕波相应导致的，两种时钟方案貌似都存在？
【 在 faithful (life) 的大作中提到: 】
: mmd肯定和VCO同步的吧，mmd功耗大，和VCO近，应该是主要串扰源
: 和mmd比起来 SDM串扰小的多
: 而且用ref给SDM作clk串扰有 fractional spur的隐患呢
: ...................
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faithful (life) 于 (Thu Sep 25 23:25:54 2008) 提到:
互相学习...
是最后一级分频输入
1，MMD可以设计timing使得divider out(SDM clk）领先feedback mode 一个或几个 MMD clk
2, 小数分频的参考为fref 不是由SDM的clk决定的，而是由整个loop的freq/phase tracking 决定的
ref给SDM作clk引起reference spur 只是猜测，根据是两个相近的freq 会intermodulation, ref只接到pfd 而没有其它trace会好点
【 在 gaoz (gaoz) 的大作中提到: 】
对这个论述有两个疑问请教？
对于你所说结构，好像是MMD并不是最后一级分频给PFD的输入。
假设是经典的MMD－>PulseSwallowDiv结构，那么如果MMD的输出驱动DSM则
1：DSM的调节输出信号可能发生在PulseSwallowDiv分频边界的内部，如何保证PulseSwallowDiv完成了正确的分频数。
2：理论上小数分频的1参考应该是PFD_ref,那么此时小数分频是否还能保证是（小数—_Index/FullScale）×PFD_ref？
至于用ref给SDM作clk串扰有 fractional spur，采用单环高阶或者Mash结构的Dither是否可以减弱。但如果是偕波相应导致的，两种时钟方案貌似都存在？
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gaoz (gaoz) 于 (Fri Sep 26 08:29:20 2008) 提到:
主要还是担心整数分频的完整性，感觉用PFD的工作频率即PFD的反馈时钟输入作为SDM的时钟是否可靠呢？
【 在 faithful (life) 的大作中提到: 】
: 互相学习...
: 是最后一级分频输入
: 1，MMD可以设计timing使得divider out(SDM clk）领先feedback mode 一个或几个 MMD clk
: ...................
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gaoz (gaoz) 于 (Fri Sep 26 08:38:45 2008) 提到:
就是说如果不用PFD的反馈时钟，而是采用中间频率的MMD时钟会不会造成整数分频结果的不完整或者不正确。
【 在 faithful (life) 的大作中提到: 】
: 互相学习...
: 是最后一级分频输入
: 1，MMD可以设计timing使得divider out(SDM clk）领先feedback mode 一个或几个 MMD clk
: ...................
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faithful (life) 于 (Fri Sep 26 10:51:59 2008) 提到:
SDM output 和mmd的interface只是要求count /n+1的input 之前,SDM的output 准备好
mmd的信号都是同步的，包括mmd out(divider out)和mode_en(feedback to /n /n+1)
把SDM output 和这些同步起来，比较好控制
【 在 gaoz (gaoz) 的大作中提到: 】
: 主要还是担心整数分频的完整性，感觉用PFD的工作频率即PFD的反馈时钟输入作为SDM的时钟是否可靠呢？
wwraul (wwraul) 于 (Wed Sep 24 20:45:32 2008) 提到:
SD modular的采样频率应该怎么确定？
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gaoz (gaoz) 于 (Wed Sep 24 21:51:19 2008) 提到:
PFD的频率
【 在 wwraul (wwraul) 的大作中提到: 】
: SD modular的采样频率应该怎么确定？
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seaskyyuhan (海天一色) 于 (Thu Sep 25 12:57:57 2008) 提到:
MMD output is better.
【 在 gaoz (gaoz) 的大作中提到: 】
: PFD的频率
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athoma (Try to Focus) 于 (Thu Sep 25 13:18:40 2008) 提到:
为什么？
这个问题到底有没有定论啊？
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: MMD output is better.
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gaoz (gaoz) 于 (Thu Sep 25 16:52:58 2008) 提到:
只要DSM的高频量化噪声远离PLL的环路带宽Wc，被低通环路有效虑除。
因此不要选择接近或低于Wc的时钟作为DSM的时钟。
选择PFD的频率即接入PFD的反馈时钟输入端＝＝Divider/MMD的最终分频输出端即可，因为此时PLL的环路带宽Wc<<Wpfd_ref
【 在 athoma (Try to Focus) 的大作中提到: 】
: 为什么？
: 这个问题到底有没有定论啊？
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windtauear (M&W) 于 (Thu Sep 25 18:19:13 2008) 提到:
这个各有优缺点,一般来说是MMD的输出
【 在 seaskyyuhan (海天一色) 的大作中提到: 】
: MMD output is better.
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faithful (life) 于 (Thu Sep 25 19:59:38 2008) 提到:
怎么个各有优缺点？
【 在 windtauear (M&W) 的大作中提到: 】
: 这个各有优缺点,一般来说是MMD的输出
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windtauear (M&W) 于 (Thu Sep 25 20:20:08 2008) 提到:
每个mmd输出的边沿和vco是同步的,会带来一定的串扰,采用ref可以错开一个offset的时间,但是会带来lock-in time上的一些损失
【 在 faithful (life) 的大作中提到: 】
: 怎么个各有优缺点？
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faithful (life) 于 (Thu Sep 25 20:46:30 2008) 提到:
mmd肯定和VCO同步的吧，mmd功耗大，和VCO近，应该是主要串扰源
和mmd比起来 SDM串扰小的多
而且用ref给SDM作clk串扰有 fractional spur的隐患呢
SDM的输出和mmd的clk不同步，mmd在counting时，可能会miss掉一些number...
【 在 windtauear (M&W) 的大作中提到: 】
: 每个mmd输出的边沿和vco是同步的,会带来一定的串扰,采用ref可以错开一个offset的时间,但是会带来lock-in time上的一些损失
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windtauear (M&W) 于 (Thu Sep 25 21:07:30 2008) 提到:
哦写错了,是sdm,个人感觉,要是SL结构的就没有mesh的影响大,因为它的输出分频比的变化比较大,容易引起spur的问题,SL问题不大,个别数目的missing没事,嗯感觉mesh结构一般都是用mmd的输出
数字电路的串扰在synthesizer里很重要,而且mmd和vco的同步可能会引起mmd的状态clip,就是两个边沿同时来的时候会引起毛刺
【 在 faithful (life) 的大作中提到: 】
: mmd肯定和VCO同步的吧，mmd功耗大，和VCO近，应该是主要串扰源
: 和mmd比起来 SDM串扰小的多
: 而且用ref给SDM作clk串扰有 fractional spur的隐患呢
: ...................
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faithful (life) 于 (Thu Sep 25 21:24:18 2008) 提到:
re 数字电路串扰很重要
个人感觉要避开VCO的edge很难，频率太高了点..
只能isolate之
你说的clip问题是出现在哪里？
【 在 windtauear (M&W) 的大作中提到: 】
: 哦写错了,是sdm,个人感觉,要是SL结构的就没有mesh的影响大,因为它的输出分频比的变化比较大,容易引起spur的问题,SL问题不大,个别数目的missing没事,嗯感觉mesh结构一般都是用mmd的输出
: 数字电路的串扰在synthesizer里很重要,而且mmd和vco的同步可能会引起mmd的状态clip,就是两个边沿同时来的时候会引起毛刺
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windtauear (M&W) 于 (Thu Sep 25 21:29:12 2008) 提到:
我在实际仿真也没碰到过,但据说有...就是vco的边沿和mmd的switch的边沿同时进,那么这个周期有可能被错过,然后从下一个周期开始算
【 在 faithful (life) 的大作中提到: 】
: re 数字电路串扰很重要
: 个人感觉要避开VCO的edge很难，频率太高了点..
: 只能isolate之
: ...................
☆─────────────────────────────────────☆
chip (笑叹词穷) 于 (Thu Sep 25 21:39:05 2008) 提到:
这个要是出现的话应该是设计错误了吧
【 在 windtauear (M&W) 的大作中提到: 】
: 我在实际仿真也没碰到过,但据说有...就是vco的边沿和mmd的switch的边沿同时进,那么这个周期有可能被错过,然后从下一个周期开始算
☆─────────────────────────────────────☆
gaoz (gaoz) 于 (Thu Sep 25 22:24:21 2008) 提到:
对这个论述有两个疑问请教？
对于你所说结构，好像是MMD并不是最后一级分频给PFD的输入。
假设是经典的MMD－>PulseSwallowDiv结构，那么如果MMD的输出驱动DSM则
1：DSM的调节输出信号可能发生在PulseSwallowDiv分频边界的内部，如何保证PulseSwallowDiv完成了正确的分频数。
2：理论上小数分频的1参考应该是PFD_ref,那么此时小数分频是否还能保证是（小数—_Index/FullScale）×PFD_ref？
至于用ref给SDM作clk串扰有 fractional spur，采用单环高阶或者Mash结构的Dither是否可以减弱。但如果是偕波相应导致的，两种时钟方案貌似都存在？
【 在 faithful (life) 的大作中提到: 】
: mmd肯定和VCO同步的吧，mmd功耗大，和VCO近，应该是主要串扰源
: 和mmd比起来 SDM串扰小的多
: 而且用ref给SDM作clk串扰有 fractional spur的隐患呢
: ...................
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faithful (life) 于 (Thu Sep 25 23:25:54 2008) 提到:
互相学习...
是最后一级分频输入
1，MMD可以设计timing使得divider out(SDM clk）领先feedback mode 一个或几个 MMD clk
2, 小数分频的参考为fref 不是由SDM的clk决定的，而是由整个loop的freq/phase tracking 决定的
ref给SDM作clk引起reference spur 只是猜测，根据是两个相近的freq 会intermodulation, ref只接到pfd 而没有其它trace会好点
【 在 gaoz (gaoz) 的大作中提到: 】
对这个论述有两个疑问请教？
对于你所说结构，好像是MMD并不是最后一级分频给PFD的输入。
假设是经典的MMD－>PulseSwallowDiv结构，那么如果MMD的输出驱动DSM则
1：DSM的调节输出信号可能发生在PulseSwallowDiv分频边界的内部，如何保证PulseSwallowDiv完成了正确的分频数。
2：理论上小数分频的1参考应该是PFD_ref,那么此时小数分频是否还能保证是（小数—_Index/FullScale）×PFD_ref？
至于用ref给SDM作clk串扰有 fractional spur，采用单环高阶或者Mash结构的Dither是否可以减弱。但如果是偕波相应导致的，两种时钟方案貌似都存在？
☆─────────────────────────────────────☆
gaoz (gaoz) 于 (Fri Sep 26 08:29:20 2008) 提到:
主要还是担心整数分频的完整性，感觉用PFD的工作频率即PFD的反馈时钟输入作为SDM的时钟是否可靠呢？
【 在 faithful (life) 的大作中提到: 】
: 互相学习...
: 是最后一级分频输入
: 1，MMD可以设计timing使得divider out(SDM clk）领先feedback mode 一个或几个 MMD clk
: ...................
☆─────────────────────────────────────☆
gaoz (gaoz) 于 (Fri Sep 26 08:38:45 2008) 提到:
就是说如果不用PFD的反馈时钟，而是采用中间频率的MMD时钟会不会造成整数分频结果的不完整或者不正确。
【 在 faithful (life) 的大作中提到: 】
: 互相学习...
: 是最后一级分频输入
: 1，MMD可以设计timing使得divider out(SDM clk）领先feedback mode 一个或几个 MMD clk
: ...................
☆─────────────────────────────────────☆
faithful (life) 于 (Fri Sep 26 10:51:59 2008) 提到:
SDM output 和mmd的interface只是要求count /n+1的input 之前,SDM的output 准备好
mmd的信号都是同步的，包括mmd out(divider out)和mode_en(feedback to /n /n+1)
把SDM output 和这些同步起来，比较好控制
【 在 gaoz (gaoz) 的大作中提到: 】
: 主要还是担心整数分频的完整性，感觉用PFD的工作频率即PFD的反馈时钟输入作为SDM的时钟是否可靠呢？