请教做CT SDM的朋友
时间：12-11
整理：3721RD
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mjyr (sc) 于 (Wed Jul 19 17:57:32 2006) 提到:
在设计时考虑excess loop delay的影响，但设计之前怎么知道这个delay有多大呢？
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PrimeTime (static timing analysis) 于 (Wed Jul 19 21:10:01 2006) 提到:
你知道了delay又能怎么改善呢？而且这个delay和信号相关吧？
我觉得也就仿一仿多大的delay对性能有什么影响，然后实际仿真看看delay是不是在接受的范围内。。。
mjyr (sc) 于 (Wed Jul 19 17:57:32 2006) 提到:
在设计时考虑excess loop delay的影响，但设计之前怎么知道这个delay有多大呢？
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PrimeTime (static timing analysis) 于 (Wed Jul 19 21:10:01 2006) 提到:
你知道了delay又能怎么改善呢？而且这个delay和信号相关吧？
我觉得也就仿一仿多大的delay对性能有什么影响，然后实际仿真看看delay是不是在接受的范围内。。。
在系统设计的时候采用半周期或者整周期延时的结构，可以解决ADC的延时问题。在这种情况下，就算比较器信号比较小，需要的时间比较长怎么也不会长过半个周期。