verilog风格的问题

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   fourrivers (天妒英才) 于  (Mon Feb 13 17:06:54 2006)  提到:
比如这样一个目录结构
project------sim
       |        
       |-----source-------design.v
                   |------sub_design.v
                   |------define.h
                   |------......
其中design.v是
`include "define.h"
module design
。。。
`include "sub_design.v"
。。。
endmodule
1、使用include的时候怎样加文件路径？
2、大家对+incdir的使用怎么看？
《writing testbench》说，这样不能确定哪个文件被使用了。
3、对于常量，用parameter还是define?
《writing testbench》似乎不推荐define。我的做法是把所有的常量定义都放在
define.h中作为所有文件的头。
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   crazycool (上) 于  (Mon Feb 13 17:17:20 2006)  提到:
我个人的体会是：
1. 尽量不要用include，至少RTL代码里不要用，testbench里也尽量不要用
   因为verilog代码会被很多工具处理，比如仿真、FPGA综合、DC综合，代码检查工具
   每个工具里都要指明路径，非常的麻烦，而且容易因为不一致而犯错
2. 尽量用parameter不要用define，因为define出来的东西是全局的
   如果一个project比较大，大家define的东西可能会冲突
   考虑的再远一点，如果这份代码以后要重用，里面的define仍然是全局的
其实verilog是个非常原始的设计，很多诸如验证和工程的因素都没有被充分考虑
include和define就是很好的例子，都是一分钟快感、一辈子麻烦的典型

继续讨论呗，不是还能re的吗？
不过你们好像re错文了，呵呵