关于6T　SRAM的verilog建模

求大师讲讲对特殊SRAM　IO的处理：

图中的BL双向口信号怎样去建模呢?用tranif1?
还有下方的WR信号，是用边沿还是电平?若是边沿是上升沿还是下降沿呢?
更复杂一点的呢：

希望多多指点

没人光顾，自己顶一下

1. module SRAM ( Y, Yn, BL, BLn, CS, DATA, RESET, WR );
   
2. 
   
3.   inout BL, BLn;
   
4.   input CS, WR, RESET, DATA;
   
5.   output Y, Yn;
   
6. 
   
7. reg cache;
   
8. 
   
9. tranif1 u1(BL,Y,CS),
   
10.         u2(BLn,Yn,CS);
    
11. buf (weak1,weak0) u3(Y,Y);
    
12. buf (weak1,weak0) u4(Yn,Yn);
    
13. 
    
14. assign Y=cache;
    
15. assign Yn=~cache;
    
16. 
    
17. always@(RESET or WR or CS)
    
18. begin
    
19.         if(RESET)
    
20.           cache<=0;
    
21.         else if(WR==1'b1&&CS==1'b0)
    
22.           cache<=DATA;
    
23.         else if(CS==1'b1&&WR==1'b0)
    
24.           cache<=BL;
    
25. end
    
26. 
    
27. endmodule

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该代码已通过行为仿真

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