如何在我的RTL代码中调用Designware中的ip库？

不好意思，有经验的前辈能帮我解答一下我的疑惑吗?不胜感激。我再具体描述一下吧，就我所知的话，Designware是synopsys公司提供的一个ip库里边的库是可以使用的，当然有的是要付钱的，但是我不清楚应该如何在我的RTL设计中使用Designware中的ip呢?还有就是我如何查看Designware都有哪些可用的ip呢?能详细解答一下吗，我真的对ic后端不太懂

虽然我也不大懂，但这是前端的吧
看一下designware的使用说明书吧
IP库的东西直接变成RTL代码了

基本能直接用的，但是某些IP CORE需要注意下，就是有些，比如DW_minmax.v模块，这个仿真的时候要用提供的仿真模块（不能综合）， 在综合时使用另一个SYNOPSYS提供的综合模块，并且有的只能用synplify_premier 综合，synplify_pro都不行。
具体哪些是这样，我也不好说，只能见着了再想办法。

额，不好意思，是我弄错了，是ic前端，3楼的意思是我直接例化就行了是吗?但是我还是不太清楚哪些是用来仿真的，哪些是用来综合的呢?

是这个意思，你自己先用着，如果出现了找不到的模块，或者其它错误后再说。
比如我说的DW_minmax模块，仿真时用这个
/global/apps5/syn_2011.09-SP4/dw/sim_ver/DW_minmax.v
综合时用这个
add_file -verilog  /global/apps5/synplicity_2011.09/lib/designware/dw_verilog

DW_minmax.v里面有synopsys translate_off和synopsys translate_on。

~@撒打算发疯阿迪撒上的

    问 ：麻烦兄弟 解释一下synopsys translate_off和synopsys translate_on的作用和影响 谢谢！

    在off和on之间的部分不综合。
或者说，综合到off为止，又从on重新开始。

   了然 3Q

直接当作sub-module instance就行了

最近用到DW里面的DW02_mac这个文件，但是在design compiler里面综合的时候却没法把这个模块综合到我的设计里面，请问Design Ware里面的IP使用时，应该如何设置，环境变量，search_path以及synthetic_library等。

直接例化 vhdl就带上库信息，verilog在工具里处理

小编，问下你是在什么软件下调用Designware库的，modelsim可以吗?或者Sysnopsys公司自己的什么软件?   纯菜鸟，请不吝赐教，谢谢！

刚刚也遇到这个问题，是这么解决的：
/dw/sim_ver/里头的.v文件是用来仿真的，有很多不可综合的语句，综合的时候不用它
/dw/librafy/里头有个dw_foundation.sldb，设置为synthetic_library，然后直接进行综合即可，不需要所需ip的单独.v文件

   您好，请问我生成的目录里没有DW_minmax.v，还请不吝赐教！谢谢

   您好，我没有 /dw/sim_ver/路径?请赐教！

Thanks

调用的时候你直接把DW库中要用的器件名称在你RTL中直接调用，至于有哪些器件，似乎在DC的安装文件中有一个PDF文件，里面列出了库中的器件。

dw/sim_ver 目录位于
[synopsys install dir]/dw/sim_ver/
我的是
~/eda/synopsys/K-2015.06/dw/sim_ver