时序分析 求助 默认的hold check edge

A是输入信号，create clock，B是内部信号，create_generate_clock -source A,同频，10ns周期
在内部有用B去踩A的逻辑；
在A下降沿时，在PT 里report timing hold，报出的是在B的0时刻去采5ns（A下降沿）的值，为什么工具默认是在这个沿check hold?

不懂，为什么要用同频时钟猜时钟

既然是同頻又是 A 產生, 就用A 就好

你的设计是不是用B的上升沿去采样A下降沿的数据?这样解释应该合理