微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > scanout怎么判断哪段逻辑出错?

scanout怎么判断哪段逻辑出错?

时间:10-02 整理:3721RD 点击:
一条scan可能串上几百个DFF,最后出来的只有scanout,怎么从scanout判断是哪个地方出问题的?
1.是不是端口上出来的DFF的scanout和某个输出port做对比,如果不一样就报错,而不同的scan pattern能测试到不同的组合逻辑的错误?
2.那scanout一定是直接从DFF/SO出来的吗?
3.在captute mode之后,要对比数据,这个对比数据的逻辑也是由工具产生,插入内部的吗?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top