DDR3 translate & route不过

请问，有没有人遇到过，DDR3中把管脚约束都加好了，但是在place & route中提示这个错误：ERROR:Route:471 -    This design is unrouteable. Router will not continue. To evaluate the problem please use fpga_editor. The nets listed below can not be routed:。
    通过planahead观察，发现MIG的IP核输出的ddr3_clk_p和ddr3_clk_n不是差分对（管脚是连接在差分管脚上），请问这个是什么原因。

不要擅自修改DDR自动生成的UCF

   小编，这个问题你最终是怎样解决的?我也遇到了，不好解决啊~

MIG中添加IO constraints，然後validate一下。看看有沒有報錯。
MIG 還可以為指定型號的FPGA自動生成一組IO plan，如果你的board還沒有設計，你可以採用它試試。
如果是xilinx的platform，他們已經有IO constraints，不要改它。