xilinx和altera的自带工具综合布线后能用pt做时序分析么

且不說pt能否做到，首先設置environment也是極其繁瑣，涉及到xilinx或altera的library，constraints格式，比如fpga的PLL, ram, LUT, ff這些cell library是xilinx自己定義的，不是asic eda工具通用的。還有就是netlist的格式跟asic的也不一樣，ise用ngc，vivado用dcp都不同於dc或icc導出的格式。
所以，我認為pt不能做到分析fpga的timing。
還是用他們自帶的xilinx/altera 自帶的工具做timing分析比較方便。

可以用pt做，我见过有搞代码评测的公司这样做过，但是没有任何卵意义，fpga后端根本和if的做法都不一样