Vivado FIFO-generator如何生成verilog的IP代码
时间:10-02
整理:3721RD
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想在Vivado中使用FIFO-generator生成一个FIFO,但是发现生成的IP接口是VHDL的,但是工程中其他代码都是Verilog的,请问如何生成Verilog的FIFO?谢谢!
在ISE中,两种语言可以交叉例化,不知道VIVADO还可不可以,不过估计还可以。所以,你在其他verilog文件例化FIFO时,直接按例化verilog文件时例化就可以了。
网上找到的资料也是说IP实例化模板(IP Instantiation Template)中给出的.veo文件进行例化,正在尝试。
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