Altera 与 Xilinx 光纤通信时丢数问题

时间：10-02 整理：3721RD 点击：

由于对方使用的是Altera公司的FPGA，我们使用的是Xilinx公司的FPGA。对方光纤自发自收没有问题，我方这边自发自收也没有问题。对方发我方收时光纤接收的数据偶尔会少一个。原来IP核中没有加时钟校准模块，偶尔会丢32个，且数目固定。加入时钟校准模块后，偶尔会丢一个。
想请教下大家，这种问题是Xilinx的时钟约束与Altera不匹配的问题吗?如果继续改IP核参数：比如改善预加重的话会不会能改善?谢谢大家了！

你跑什么协议，协议支持clock compensation么?如果不支持这是正常现象啊

你这种应该是两边时钟偏差过大了
你可以试着把elastic buffer（始终校准模块内部的buffer)深度调大

如果只有一个8B/10B，两个板子必须要同时钟源。

嗯嗯，谢谢您的建议，但两边是两方做的，做不到时钟同源。

建议你采用SRIO协议，至少比PCIE简单

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