门控时钟的风险及改进

时间：10-02 整理：3721RD 点击：

个人认为：风险：门控时钟是链接到触发器时钟端的时钟来自组合逻辑，凡是组合逻辑在布局布线之后肯定会产生毛刺，而如果采用这种有毛刺的信号来作为时钟使用的话，将会出现功能上的错误，同时还容易增加延时，引起时钟漂移，降低可测性；改进：用组合逻辑驱动CE端口，而不去动clk端口。
请教各位同行有无不同的看法

用带latch的clock gating cell

好的，谢谢

一般都是直接调用ICG单元

如果一定要用XILINX的芯片好像可以直接调用BUFGCE

The recommended way is to use BUFGCE for clock gating in Xilinx devices. Please check out Clock Gating for power saving at page number 26 in below UG:
http://www.xilinx.com/support/documentation/user_guides/ug190.pdf

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