sdc约束文件到底该怎么确定

想问一下没有人给订目标，verilog写好之后，那么复杂怎么确定uncertainty,clock_transition,max_transition,max_fanout，输入延时，输出延时,这写东西都需要设计者都自己一点一点的计算吗?本人小白，看到书中写的都是一个小模块，具体电路是那样的都能知道，但是复杂了之后，就混乱了，哪位大神来解答一下

一般先约束主时钟，有问题再根据问题约束其它

  只需要约束时钟频率吗?这样的话不就成理想情况了吗?一般没有错误吧！

首先约束主时钟，也就相当于告诉编译器你的设计工作在什么频率，还有就是输入输出的io约束了，如果设计没什么问题，其他的一般可以不考虑。如果是高速接口，那就另当别论了。