微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 对信号加(*keep = "ture"*)会影响程序最后的功能的吗

对信号加(*keep = "ture"*)会影响程序最后的功能的吗

时间:10-02 整理:3721RD 点击:
如题,我之前一直认为这个只是我抓信号的时候会让信号不被优化掉,对最后程序的功能没有影响,但是最近发现有个偶发bug,对一个信号加入(*keep = "ture"*)后就好了,有没有谁知道是怎么回事 谢谢

1.vivado的p&r engine并不是完美的,你看看你这么做是不是改善了timing。2.你的代码有问题--有可能存在跨时钟域处理的bug,这中跨时钟域的bug会随p&r的不同有概率出现。

跨时钟域的bug并不一定造成功能错误,功能错误会随p&r不同有概率出现。



   添加KEEP属性可保证对象导线不被优化,没有优化必然会占用布线资源,甚至有可能使用LUT直连,这就有分析基础了,综合器设置不同优化目标时,会有不同的布线结果,不同的布线结果时序必然不相同,如果你的设计比较拥挤恰处在满足时序临界状态,好了你的问题就出现了



   谢谢 学习啦



   好慌

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top