关于10010序列检测器状态转换图的问题
时间：10-02
整理：3721RD
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夏宇闻那本Verilog教程上也有10010序列检测器，但他的有8个状态（IDLE，A，B，C，D，E，F，G），我的有5个状态，状态转换图如下图，大家看看有问题没。
你的没有问题，不知道他的8个状态分别表示什么意思
就怕有什么没有考虑到的地方，存在隐含的bug
这个简单点说 比如IDLE=0、A=1、B=10、C=100、D=1001 E=10010 那么之后x的值再来就有可能发生重叠的情况10010010，F=101其实是和A状态是一样的，G=1000是和IDLE状态是一样的，只不过是考虑的角度不同，夏宇闻的那本书考虑的周全了些，因为F和G状态是重叠时候得状态，是为了和最开始的没重叠时候得状态加以区分，我个人认为你俩的都对，之前我也看了好久，感觉有些问题，后来才发现的，希望对你有帮助
拿这个序列检测器练手学习状态机的设计是可以的，实际IC设计中，直接用5bit移位寄存器shift_buff抓数，当shif_buff[4:0]==5’b10010时，输出指示状态。
S4状态跳转不对吧