xilinx pcie gen3 endpoint dma 仿真求助.

小弟现在在仿真自己写的pcie dma模块，主动发memory读写操作到IP core 的rq接口，发了几包之后，rq的ready信号就不拉起来了，并且对端root的user interface没有包接收，有人对这块熟悉吗?

就没人知道吗，求高人解答！

建议检查以下几点：
   1.  link up了么?包括物理层的和链路层的。   2. 配置是否正确，主要是EP/RP的bar空间。
   3. EP发起的读请求，是否指向了正确的BAR空间呢?还有EP的读请求数据包的大小对不对?

1、link up确认是link上了的，RP发送Memory WR/RD包到EP，以及EP回复完成包都正常2、RP/EP的配置有哪些，能详细说明一下吗?
3、EP发送的地址是随便填的，一定要指向RP的BAR空间吗? RP的BAR空间怎么看?

   地址随便填是不行的，不是指向RP的BAR空间，而是指向RP的memory base和limit之外，这样RP才能收到，否则RP就丢掉了。

   RP的memory base和limit之外  这个怎么查到? 我现在是用的xilinx pcie gen3生成的ip，example设计里生成的仿真RP模型，这个怎么填?

   而且发了几包之后，rq的ready信号就不拉起来了，IP输出的信号也看不出什么错误?

小编最近小弟也在学习gen3 dma传输 方便提供一下工程么 271319278@qq.com  万分感谢！

小编小弟最近也在学习gen3 dma的传输  方便提供一下工程么 271319278@qq.com 万分感谢！

遇到同样的问题，请问怎么解决的