关于vivado仿真的问题

在vivado的simulation测试文件中，我想让输入信号随着自己定义的时钟发生改变：如定义clk=~clk;
input a，b，c
然后always@（ posedge clk）
      begin
      c<=a+b;
       end
然而无法成功仿真，请问这种仿真方式理论上能否实现?
还是说只能指定在确定时间输入的值?

clk=~clk;前应该加上延时

   对，是应该加延时的，我这里忘写了。   但是貌似只能是在指定的时间给不同的输入赋值，而加上always块，即像让输入随时钟而变化，就会出现问题。（会报错）
   那vivado的仿真文件里是不是不能有这种操作?

   谢谢谢谢谢谢写

vivado支持这种语法， vivado支持verilog 和 systemverilog. 应该是你逻辑写错了