微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 测试文件中可不可以#10 ,i=i+1

测试文件中可不可以#10 ,i=i+1

时间:10-02 整理:3721RD 点击:
verilog中testbench中,怎么描述每延时10个单位时间,i=i+1;直到i=54为止



   我一般是这么写的:先定义一个时钟,然后在时钟沿下进行自加;
reg   clk1;
always begin
   clk1 = ~ clk1;
  #(5*T);
end
always @ (posedge clk1 or negedge rst_n) begin
   if(!rst_n) begin
       i <= 6'd0;
   end
   else begin
      if(i == 6'd54) begin
          i <= 6'd0;
      end
      else begin
         i <= i + 1'b1;
      end
   end
end



   好的,我试试

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top