测试文件中可不可以#10 ,i=i+1
时间:10-02
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verilog中testbench中,怎么描述每延时10个单位时间,i=i+1;直到i=54为止
我一般是这么写的:先定义一个时钟,然后在时钟沿下进行自加;
reg clk1;
always begin
clk1 = ~ clk1;
#(5*T);
end
always @ (posedge clk1 or negedge rst_n) begin
if(!rst_n) begin
i <= 6'd0;
end
else begin
if(i == 6'd54) begin
i <= 6'd0;
end
else begin
i <= i + 1'b1;
end
end
end
好的,我试试