Design compiler 使用問題請益

时间：10-02 整理：3721RD 点击：

各為牛牛大大你好希望這個問題沒有打擾到您過新年~
小弟之前在使用Design Compiler 發生了 could not buffer the multiple port net XXXXXXXXXX(=>cell and port name) because doing so would increase the connection class violation of the design
並且合成完後的.v code 內有出現一個 assign 的字樣
.tcl 的 constrain已加 set_fix_multiple_port_nets -all -buffer_constants [get_designs *] 的指令
其架構如下:每個訊號使用33bit

可以請問各位大大知道這是甚麼問題嗎? 感謝各為的不吝大大的指教><~^^~

請問有大大知道嗎? 希望可以解救小弟>.< 感謝大家

什么工艺，告警代码编号是什么?

大大你好在tool所給的警告訊息是
could not buffer the multiple port net XXXXXXXXXX(=>cell and port name) because doing so would increase the connection class violation of the design
並且合成完後的.v code 內有出現一個 assign 的字樣
後來發現 out=C+D那行程式有問題(assign out=c+d)
後來我把C(積分器)給取消就沒事了....
請問大大知道這是何問題嗎? 謝謝大大

上一篇：XILINX vivado综合还需要用synplify吗
下一篇：关于win7上安装HSPICE2010的若干问题的解决：

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类