问两个dc综合的问题

1.  我加载了wire load model， Net Interconnect area: 80267 这个面积指的是metal的面积么，怎么会这么大，合理么?
2.   加载了wire load model后，能在report_timing里看到slack减小了，是因为dc分析时序时加入了rc delay么?但我看sdf文件里interconnect delay还是0，这是为什么?
3.   下面是 transition violation，我设置的是set_max_transition 1.6 [all_inputs], 但这个net不连input啊，dc怎么会约束net的max_transition为1呢?而且dc不是应该自动加buffer么?

1. 
   
2. ****************************************
   
3. Report : constraint
   
4.         -all_violators
   
5.         -verbose
   
6. Design : risc_cpu
   
7. Version: K-2015.06
   
8. Date   : Wed May 24 23:43:48 2017
   
9. ****************************************
   
10. 
    
11. 
    
12.     Net: register/n10 (dont_touch)
    
13. 
    
14.     max_transition         1.00
    
15.   - Transition Time        1.48
    
16.   ------------------------------
    
17.     Slack                 -0.47  (VIOLATED)
    
18. 
    
19.     List of pins on net "register/n10" with transition violations :
    
20.    -----------------------------------------------------------------
    
21.                              Required        Actual
    
22.                             Transition     Transition       Slack
    
23.    -----------------------------------------------------------------
    
24.        PIN :   register/U15/A
    
25.                                 1.00           1.47          -0.47  (VIOLATED)
    
26.        PIN :   register/U19/A1N
    
27.                                 1.00           1.47          -0.47  (VIOLATED)
    
28.        PIN :   register/U28/A1N
    
29.                                 1.00           1.47          -0.47  (VIOLATED)
    
30.        PIN :   register/U29/A1N
    
31.                                 1.00           1.47          -0.47  (VIOLATED)
    
32.        PIN :   register/U30/A1N
    
33.                                 1.00           1.47          -0.47  (VIOLATED)
    
34.        PIN :   register/U31/A1N
    
35.                                 1.00           1.47          -0.47  (VIOLATED)
    
36.        PIN :   register/U32/A1N
    
37.                                 1.00           1.47          -0.47  (VIOLATED)
    
38.        PIN :   register/U33/A1N
    
39.                                 1.00           1.47          -0.47  (VIOLATED)
    
40.        PIN :   register/U34/A1N
    
41.                                 1.00           1.47          -0.47  (VIOLATED)
    
42.        PIN :   register/U12/Y
    
43.                                 1.00           1.47          -0.47  (VIOLATED)
    
44. 
    
45.     Design: risc_cpu
    
46. 
    
47.     max_area               0.00
    
48.   - Current Area       82651.29
    
49.   ------------------------------
    
50.     Slack              -82651.29  (VIOLATED)
    
51. 
    
52. 
    
53. 1

复制代码

1、DC综合使用zero wire load model就可以了，DC时不用考虑线延时，面积也只包含cell面积，具体可以通过report_area报告查看；PR后的带上RC参数的时序报告就是准确的时序，包含了线延时。
2、你的max transition只约束了input，其他的没有约束到，工具可能使用了默认值。set_max_transition X $TOP_DESIGN_NAME 可以把整个design都设置上，input的transition如果需要可以再单独设置