请教关于锁存器的问题

在源代码中有锁存器的描述，主要是用来产生门控时钟的，现在在FPGA上调试，使用的是altera的cycloneiii器件，关于这个门控时钟锁存器需要怎样说明，因为现在后仿真一直不通过，也无法debugg问题所在

一般来说，门控时钟应该都用于低功耗设计，FPGA调试的时候是不是可以旁路这个逻辑?FPGA测试应该更多关注业务上的东西，功耗不是重点关注的，我们现在项目，这一块都是在代码中加宏定义，在FPGA代码中不使用这个门控时钟，直接透传即可，不知道是否满足你们的项目需要?

一些FPGA会把ck latch 映射到自己的physical结构。并且FPGA的emulation实际上根本不需要关注low power的东西，直接可以bypass这类latch

把源代码中的门控时钟逻辑描述替换成下面描述再去做FPGA综合：
always@（clk or enable）
begin
    if (~clk)
        clken <= enable ;
    else ;
end
assign gclk = clken & clk ;
DC综合时不要使用上面描述，直接调用std cell中的门控单元。

楼上说的很有道理