recursive instantiation dc error: mismatch signals width

Xilinx xfft v7.1 IP 下 shift_ram.vhd源码，以fft为design top进行DC综合时报错：
Error: xfft_v7_1/shift_ram.vhd:1112: The lhs width=16 does not match the rhs width=1 of the assignment statement. (ELAB-992)
shift_ram.vhd：

源码初始为：
port map(
          D   => Dint,
          CLK => CLK,
          CE  => CE,
          Q   => Dint);   
调整改成第一张图所示，仍报相同错误，调试中有时错误信息变成：The lhs width=1 does not match the rhs width=16