SystemVerilog学习（1）

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现有环境：
synopsys VCS环境，
SV3.1A参考手册
《SystemVerilog for VerificationA Guide to Learning the Testbench Language Features  Second Edition》
systemverilog验证方法学
网上下的几个training_labs
SystemVerilog Tutorials

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转摘：
说实话，目前还是VMM的资料丰富些，初学时找对了资料能很快上手。主要是Synopsys提供了一些比较好的能让人快速上手的的文档和培训资料。VMM入门文档：http://www.vmmcentral.com/pdfs/vmm_introduction_dv_v1.pdfVMM入门lab：$VCS_HOME/doc/UserGuide/examples-pdf/vmm_tutorial_svlab的文档：$VCS_HOME/doc/UserGuide/pdf/TestbenchTutorialSuite.pdf（老版本的的叫vmm_tutorial.pdf吧）以及还有Janick Bergeron写的系列primer，。$VCS_HOME/doc/UserGuide/pdf/vmm_primers.pdfVMM release里的MAC的例子， VMM这本书，以及还有大量的SNUG文章都能让你迅速入门，提升。
对于OVM，相对资料比较少，可以先从Cadence的OVM Workshop着手（如果有的话），没有的话就先看看道格拉斯的那几篇文章，比较浅显，然后学习OVM Cookbook和OVM UserGuide以及里面的XBUS例子。OVM Golden Reference Guide就是把各个class的method整出来了共你查，用处不大，还不如直接看release里面的OVM Reference Guide文档
深入就不多说了，最重要的还是要在实际项目中锻炼了。
研究源码的可来这儿：http://www.intelligentdv.com/documents/
好像三家工具都支持的UVM快要release了。主要是基于OVM加上部分VMM特性整出来的吧（OVM毕竟出来的晚些，吸收了VMM等之前方法学的诸多优点），这个以后应该是主流，现在用OVM的话以后过渡会比较平滑。

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用SystemVerilog做验证项目实例：
http://socvista.com/bbs/viewthread.php?tid=3105
Design Compiler 综合 system verilog
http://bb2hh.blogbus.com/logs/53531264.html
SystemVerilog快速入门：
http://www.fpga.com.cn/HDL/systemverilog/1.htm



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