求助DDR的接口设计
老兄我正在设计一个DDR接口，有很多的迷惑请教一下各位
我看到很多都是用DLL来做DQS的处理来才数据，但是看到DQS总是需要几千个周期的稳定时间，而我的设计不允许这样来做
我试图用delay cell来设计，但是它受PVT的影响比较明显，不很实用
有谁做过，指导一下，完了请你吃饭
我也想知道，谁给讲一讲?
用LUT搭，速度是不是很慢了?我期望能跑到100M，而且有不同的SPEED MODE
而且我想做的ASIC，没有那些资源，呵呵
跑100M呀，在读的通道上都可以不用DQS作为时钟信号来采样数据，直接用系统主始终就可以了。
那我怎么将数据同步呢?我不知道ddr啥时候送过来数据呀
ddr最主要是读的时候，真是烦人，是不是得需要模拟电路了?dll, phy什么的
对于FPGA来说，每个LUT对应PVT的漂移体现出来相同的变化，但在ASIC中，我也不能确定DQS和DQ的路径所经过的CELL延迟完全相同，所以想要90度偏移后来才数据，也不一定能采到正确的数据
用PAD的延迟来做也不是很好，PAD的延迟也受PVT的影响比较严重，比如在DQS和DQ上的电压稍有不同就会
引起延迟不同
学习学习
一起学习
路过，灌水
有人弄过没?急
给讲讲
DLL can dynamic selection, nomally delay DQS 90 degree. it's enough.
是，但是dll需要稳定时间，我的系统是上来就要干活的
比如DQS过来，第一个周期我就要采数据，而DLL还没有稳定呢
学习学习
好好学习一下吧。
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用mig产生一个就好了，管脚分配要合适。
1# azhao
就我了解到的，DDR控制器PLL是必须的，DLL应该不是必须的
具体不了解，看哪个大虾给点说明~
在FPGA上实现起来比较麻烦，可以用其提供的PLL／DLL来调整相位。在IC，就需要用PHY了，其中主要就是DLL部分。一般是有模拟电路设计完成的。
有人用纯数字逻辑实现过没?急
学习中
study....
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学习-----
了解一下
正在学习这一块