求教时钟抖动Jitter对电路性能的影响

面试遇到的一个问题，在做时序分析的时候的时候，
若考虑时钟偏移Tskew，则时钟周期T >= Tdelay + Tco + Tsetup + Tskew，
这个式子中并没有考虑时钟抖动Tjitter，是否意味着Tjitter对T没有影响，若有影响，有什么影响?
题目大概就是这个意思

有影响，直接加在后面，抖动不会带来好的影响。

http://blog.csdn.net/da895/article/details/6998460
看这个帖子，里面有一句话“做hold check的时候因为检查的是同一个时钟沿，因此没有jitter”，这意思就是jitter对hold time没有影响，因为两个触发器间检查的是同一个时钟沿，所以jitter正好抵消了，而setup time检查的是不同的时钟沿么?所以要考虑jitter?

hold不考虑共同时钟路径上的jitter，分岔后的jitter要考虑

学习了！