dc导出的Verilog网表没有vdd/vss
时间：10-02
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求助各位大神，如题，在导出的verilog网表里面每个单元都没有vdd/vss，如何才能生成?
生成干嘛?后端啥的都不需要啊！
得走low power的flow。 否则VDD VCC是后端加入的
good ！
工艺厂提供的standcell 的verilog 好像都没有电源地的端口。综合后面应该有没有的哦