DC 综合后的门级网表为什么通不过仿真

formal verification结果怎么样?

RTL仿真是对的 综合之后的门级仿真就有问题了，还没有加sdf做时序仿真。

建議看一下WARNING

RTL仿真没有问题，不代表代码就没有问题，请小编明白这点
我刚说了，你形式验证的结果怎么样?是否通过了?
另外，你检查过代码没有?有没有不可综合的部分?
还有，你查看综合log文件没有?有没有Error?有没有异常的Warning?
至少先确认了这些问题，才检查post-simulation到底怎么回事

恩 好 谢谢了 有个方向了

不加SDF的话，有时GATE会使用库里的默认延迟，而用这个延迟量可能会有问题。

楼上正解，可能就是这个问题

综合之后先做形式验证   你顺序都错了

1) formal check
2) PrimeTime timing check
3) PrimeTime write sdf
4) sdf anotation

建议先做形式验证比较靠谱

没有加时序可能会有race

哦 学习了  我综合之后就生成了sdf文件了，还有就是没有形式验证的软件啊.有没有哪位牛人有这方面的资源啊

虽然没有加SDF文件，但也有可能存在延时，所以建议在进行仿真是在VCS选项中加入notimingcheck

您好，我看了您写的顺序，觉得很不错。
这样的流程可以认为是RTL功能正确以后的流程么?

我这边是加了+nospecify +notimingcheck都没用，包括和pr后的网表仿真都不过，但fm却都是过的
真怪了

    你好，请问这个问题解决了吧?最终原因是什么呢?我目前遇到同样的问题，fm比对是ok的，普通网表仿真也是ok的，但是加有了扫描链的网表仿真却不过，找不到原因。

    您好，我rtl是过了，formality也过了，STA因为频率很低目前在DC看没问题，认为是可以不做的（主要不知道PT如何用），目前DC门级网表仿真过不了，大部分人说是源代码有地方不可综合，请问如何检查源代码不可综合呢?

   是因为dc综合完之后，cell都变成std_cell有没有加完整的sdf进去。timing有问题。会有一些path的某些点采不到数据。只要在前面加个#1ns基本上就可以了。sco上的话一般会是总线的地址有问题。基本每次dc完之后都有这种问题。

    哦哦  谢谢您哈。网上也有好多人说dc综合出来之后的sdf不准确，因为还没有交予后端实际布局布线。我如果不带sdf仿真，用vcs工具仿真是过的。非常感谢您哈。如果icc做完之后，直接加icc得出的sdf进行后仿真就可以了吗? 我看网上还有说是starRC工具提取spef进行后仿真的。 不知道spef和sdf是不是一个东西呢，（都是RC线载模型数据）吗?后端新人一枚 还望大神多多指教哈。

SPEF可以用PT转成sdf。拿sdf来跑后仿

    哦哦，那我拿ICC得出的sdf跑后仿真不知道可以吗?

你好，这个问题解决了?我加了sdf反标，有些测试有些例是可以过得，有些过不了，不知道什么问题，求指导。

我的fm是过得，综合的时候也加了hold time 的选项了，现在就是有些测试例可以过，有些过不了，不知道什么原因，求大神指导，谢谢

你好，请问下，这个#1ns在哪加呢 ，我综合的脚本加了hold选项了，fm也过了，dc综合的网表某些测试例也通过了，但是有一些没有过，现在不知道什么问题，求您指导下，谢谢您。