求大神指导如何在时序仿真中查看内部信号
所以我谷歌了一下，主要有这么几种解决方案：
1、有人说在QuartusII中的Settings->Simulation->Maintain hierarchy设置为On，就可以在时序仿真时候看到内部信号了，但是我这样做了之后，内部的信号确实能看到，但是只有一位的信号还好，总线型的信号（就是有好几位的信号）观察的时候是一位一位显示的，不能合起来看，非常不爽。
2、有人说在testbench里面用层次化调用的方法，可以查看内部的寄存器。如：testbench模块名是simTop，顶层模块名是Top，内部待观察的信号名是data（设8位），那么只要在testbench里面写一句：wire [7:0] testdata=simTop.Top.data即可。我照这样做了之后发现分析综合都没问题，但是在Modelsim仿真的时候出现加载错误的情况。
3、最后一种最麻烦，但是可以实现，就是在testbench里面把内部信号一个一个的连接到输出端口上。
跪求大神指导，我说的方案1和2的问题出在哪里，或者有什么更好的方法，不想用方案3啊。
帮顶一下，我也遇到了这个问题。
最后也是只能用方法3.
方法3其实已经挺方便了……大不了写一个宏，不需要的时候把它屏蔽掉。
时序仿真，肯定经过综合了，除了使用层次保护，接口还是总线形式，其它肯定都是1位的啊
方法2中综合之后底层信号名称可能会变化，你自己查查
方法3是修改了原设计接口了，但是对于fpga来说还是没有影响的
方法三如果是有改动的
不能真实的反映原设计的fpga实现
谁用谁知道
目前还是在用方法3……体力活弥补脑力活了
请问这个宏怎么写?
‘ifdef ABCD XXXXXXXXXXXXXXXXXXXXXXX
‘endif
方法2就是一种可取的方法啊，如果你的tb的顶层调用top的关系如你描述，那么这种带点的层次调用是可以看到里面的信号的，你说的Modelsim仿真的时候出现加载错误的情况。是什么情况，因为这钟带层次的访问我经常使用还从未发现过问题，能否把你的仿真报错贴上来看下！
我又试了一下，确实可以，加载错误是由于我调用的信号里面有wire型变量，所以出错了，注释掉了就好了
哦 谢谢你！
mark一下~
同问，但是时序仿真的时候用的是xxx_timesim和testbench~
而xxx_timesim,和前仿的文件不一样，没包括前仿里面的内部输出，所以...好像有点难实现~
今天我也是越到这问题，没弄出来，然后看了XXX_timesim文件后就有了上述观点~
VHDL有没有类似用法?
有的
都是类似的！
求详解！我查了下语法，没找到。
如果是用的ise方法2怎么没有办法用呢，出现
# ** Error: TB_SPD_PWMOUT.vhd(127): near "11:0]": (vcom-113) Mantissa part of based integer literal terminates with ']'; should be ':'.
# ** Error: TB_SPD_PWMOUT.vhd(127): near "11:0": expecting ']'
这样的错误，在ise里面有没有相对于方法2的命令呢?
mark mark
3、最后一种最麻烦，但是可以实现，就是在testbench里面把内部信号一个一个的连接到输出端口上。 请问这个是怎么个操作法?在testbench里面把内部信号连接到输出口上?不是testbench没有输入输出口么?
其实就是把需要查看的内部信号写到顶层模块，把testbench相应改一下
昨天不知怎么搞的论坛上不上~ 呵呵 那从输出口上看到的信号和真实的内部信号应该有延迟的吧?这个延迟一般怎么处理呢?是估计着看吗? 还有，时序仿真上如果出了问题，一般需要看vho和sdo文件吗?
请问第二种方法的话用vhdl怎么写?
请问第二种方法中,vhdl 怎么写法呢?
这个真不太懂，对时序仿真也只是略懂皮毛
谢谢 lvlv2011~！ 有个问题，第二种方法，如果采用VHDL写的话，层次调用该怎么写呢? 第一种方法内部信号好像不全吧，而且有些内部信号时序仿真和功能仿真高低是反的。有一个例子，内部信号是ad_cs,另外把它又连接到输出口上ad_cs_out<=ad_cs，时序仿真后这两个信号高低相反，说明时序仿真把信号名给变了，而且从内部输出到输出口也有延迟，观察有点不方便~ 请问是这样吗，还是我哪里操作错了?
我也有同样的问题。好麻烦
好久之前的帖子了，不知道小编现在还看不看得到，我照小编的方法试了，结果modelsim报错，说的是 Unresolved reference to 'pcf_valid1' in TTESystem_vlg_tst.i1.pcf_valid1，好像是不能引用到变量，请问小编是怎么做的，还有被引用的变量一定要是reg型吗
好东西