xilinx如何将pll输出的时钟输出到fpga外部管脚上

两种方法，oddr或者oserdes，具体参考xilinx的selectio手册

    我用的是ODDR2+OBUF输出到外部管脚，但是会报Pack:1107 - Pack was unable to combine the symbols listed below into a
   single IOB component because the site type selected is not compatible. 这个错误，我还没有进行管脚分配啊！为什么呢?

应该是时钟输出管脚非时钟管脚吧

the symbols listed below
你把下面的信息也贴出来

    用了oddr2就不再用obuf原语了吧?

    只有那些错误提示，其他的没有了，不过我还没有进行管脚分配呢！

那就把整个report贴出来

    想问您，xilinx的pll出100M然后通过oddr2+obug出到外部管脚，没有100M的信号，如果是50M的话可以出来，难道oddr2+obuf不能出那么高的频率吗?

只用oddr2就可以了，不需要加obufg或者obuf。我没听说过还有obufg。

必须使用专用的时钟输出引脚吗?

没有专门的时钟输出引脚吧，我做的时候用的是GCLK引脚，普通IO没有尝试。我想问你下你输出时钟多少频率的?我50M质量就很差了，三角波，比50M再高频率就是正弦波，高电平不高，低电平降不下来，不知道会不会影响ADC工作啊

用ODDR是不需要obuf这个的；

我也在做这个啊

哪個型號FPGA?

其时可以 加约束也可以 PIN "unit0/clkout2_buf.O" CLOCK_DEDICATED_ROUTE = FALSE;

借你宝地顺便问下，ODDR2的延迟好像较其它不过ODDR2管脚延迟大，而其它管脚如果需要跟CLK(过ODDR2)同步，怎么解决?

   IOB里面是有寄存器的，可以需要输出的信号使用IOB内部的寄存器，这样保证了FF到PIN的延时基本是恒定的，然后再去保证时钟pin的延时比较恒定，我觉得就能同步了，提供一种思路，欢迎拍砖

你好！
这样子CLK是不是就不过ODDR2了?
你的意思是输出的时钟，数据，控制信号都放在IOB里的寄存器。

   能不能将oddr2的位置约束死，这样oddr2到引脚的延时就固定了，这样时钟到引脚的延时就固定了

   Use Internal PLL Macro by giving an external crystal clock to PLL fin.

   我的也是诶，50m基本就是正弦波了，请问这是芯片的原因吗还是哪里的问题? 板子晶振50M

用mmcm原语直接可以出，前几天刚在v6 240t上用过