做IC时，verilo代码的加法电路在IC中会得到优化吗

一般做FPGA的时候，verilog写加号就代表了加法器电路，而且在FPGA做综合的时候，verilog的加号会自动优化为最优的加法器电路。那么在做IC的时候，我们用的是foundry给的门级单元，那么DC在综合的时候是不是跟FPGA一样，也会自动将verilog的加号代表的加法电路进行优化呢（比如用超前进位或者carry-save）?

综合器会进行优化和实现的。
优化的程度看你的coding style和综合的力度

DesignWare的事情。

可以被优化，但是最好还是自己写吧

和DW的license有关，像并行前缀加法器就需要license。
通过用verilog例化门得到的加法器一般来讲会比DC综合的性能更差。

depends on your DW

不要太指望工具，最好自己搭建

mark~

一般都会优化，现在综合工具都是挺强大的，没必要自己写。

还是得自己写