modelsim增量编译命令
时间:10-02
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对于源文件为VHDL、Verilog混合的工程,如何使用命令只编译修改过的文件?
Verilog可使用vlog -incr *.v实现,请问VHDL有对应的命令选项吗?
Verilog可使用vlog -incr *.v实现,请问VHDL有对应的命令选项吗?
同问,这么久都没人回答?
