在Double Data Rate时，STA为什么知道检查哪个edge？

看STA的文档里，在DDR的模式下，constraint只有一个set_multicycle_path 0 -setup
而在hold timing report中，latch edge却是launch edge的前1个沿（rising or falling）
然而在正常情况下，不应该是往前推一整个clk period么。
请教各位大大，请不吝赐教，谢谢，不胜感激。
图中少了一个create clock period 5，请见谅。这是在read的情况下，DQS和DQ本应align的，但controller内部有个DLL，将DQS延时90度，也就是1.25ns，也就是timing report中那个1.25。

朋友说，是因为添加了-clock_fall，导致STA会检查falling edge的时序，我觉得这个说法比较有道理。
如果哪位大大有别的看法，希望不吝指导，谢谢。

应该是这样的，所有的分析都是根据约束的