DC综合时序报告~求大神指教

新手~刚开始学习DC综合，时序报告怎么看是否满足设计规则~还有我的报告里怎么只有rise edge，没有fall edge?
eport : timing
        -path full
        -delay max
        -max_paths 1
        -sort_by group
Design : i2c_master_top
Version: C-2009.06-SP5-1
Date   : Fri Oct 11 17:38:17 2013
****************************************
Operating Conditions: nom_pvt   Library: CA500C_PTF_5V_MAX_BASIC
Wire Load Model Mode: top
  Startpoint: byte_controller/bit_controller/cnt_reg[1]
              (rising edge-triggered flip-flop clocked by clock)
  Endpoint: byte_controller/bit_controller/cnt_reg[14]
            (rising edge-triggered flip-flop clocked by clock)
  Path Group: clock
  Path Type: max
  Point                                                   Incr       Path
  --------------------------------------------------------------------------
  clock clock (rise edge)                                 0.00       0.00
  clock network delay (ideal)                             0.00       0.00
  byte_controller/bit_controller/cnt_reg[1]/H02 (L612NQ)
                                                          0.00       0.00 r
  byte_controller/bit_controller/cnt_reg[1]/N01 (L612NQ)
                                                          1.11       1.11 f
  byte_controller/bit_controller/sub_237/A[1] (i2c_master_bit_ctrl_DW01_dec_0)
                                                          0.00       1.11 f
  byte_controller/bit_controller/sub_237/U16/N01 (L302N1)
                                                          0.43       1.54 f
  byte_controller/bit_controller/sub_237/U14/N01 (L111)
                                                          0.48       2.02 f
  byte_controller/bit_controller/sub_237/U2/N01 (L212)
                                                          0.71       2.73 f
  byte_controller/bit_controller/sub_237/U36/N01 (L212)
                                                          0.72       3.45 f
  byte_controller/bit_controller/sub_237/U35/N01 (L212)
                                                          0.72       4.17 f
  byte_controller/bit_controller/sub_237/U34/N01 (L212)
                                                          0.72       4.89 f
  byte_controller/bit_controller/sub_237/U33/N01 (L212)
                                                          0.72       5.60 f
  byte_controller/bit_controller/sub_237/U32/N01 (L212)
                                                          0.72       6.32 f
  byte_controller/bit_controller/sub_237/U10/N01 (L212)
                                                          0.72       7.04 f
  byte_controller/bit_controller/sub_237/U18/N01 (L212)
                                                          0.68       7.72 f
  byte_controller/bit_controller/sub_237/U19/N01 (F101)
                                                          0.21       7.93 r
  byte_controller/bit_controller/sub_237/U13/N01 (F302)
                                                          0.20       8.13 f
  byte_controller/bit_controller/sub_237/U31/N01 (L212)
                                                          0.71       8.84 f
  byte_controller/bit_controller/sub_237/U1/N01 (L212)
                                                          0.72       9.56 f
  byte_controller/bit_controller/sub_237/U17/N01 (L212)
                                                          0.68      10.25 f
  byte_controller/bit_controller/sub_237/U5/N01 (F101)
                                                          0.18      10.42 r
  byte_controller/bit_controller/sub_237/U4/N01 (F101)
                                                          0.17      10.60 f
  byte_controller/bit_controller/sub_237/U8/N01 (F511)
                                                          0.95      11.54 f
  byte_controller/bit_controller/sub_237/SUM[14] (i2c_master_bit_ctrl_DW01_dec_0)
                                                          0.00      11.54 f
  byte_controller/bit_controller/U110/N01 (Y424)          1.20      12.74 r
  byte_controller/bit_controller/U9/N01 (L431)            0.40      13.14 f
  byte_controller/bit_controller/cnt_reg[14]/H01 (F612NQ)
                                                          0.00      13.14 f
  data arrival time                                                 13.14
  clock clock (rise edge)                                20.00      20.00
  clock network delay (ideal)                             0.00      20.00
  byte_controller/bit_controller/cnt_reg[14]/H02 (F612NQ)
                                                          0.00      20.00 r
  library setup time                                     -0.42      19.58
  data required time                                                19.58
  --------------------------------------------------------------------------
  data required time                                                19.58
  data arrival time                                                -13.14
  --------------------------------------------------------------------------
  slack (MET)                                                        6.45

library setup time          -0.42   
data arrival time            -13.14
这两个负值是咋回事?

最后的slack是正值，时序是满足的，还有6.45个余量。

你还是好好的看看关于时序的定义嘛

这个我明白，但负值没问题嘛?还有~正值减负值是绝对值的差值?求解释~
我是想看啊~一直没找到合适的资料~求推荐 ~拜托拜托

    这个我明白，但负值没问题嘛?还有~正值减负值是绝对值的差值?求解释~

     亲 并不是负数，只是一个减号吧，为了算出slack而已。时钟周期是二十，寄存器有一个setup time 所以留给数据传输的最大时间是一个时钟周期减去setup time，没什么问题啊。

明白了！多谢

新手，不懂，没用过DC

同样因为DC而苦恼

看了你的贴，学习了

学习了，谢谢

slack = data required time  +  data arrival time = 19.58 + (-13.14) = 6.45