QUARTUS中DDR时序约束的问题

假设从DDR发来的两个信号，波形图如下：CLK的频率为200MHz我想问下这个时序约束该怎么写?才能保证接收到的数据正确，
这样写可以吗：
create_clock -name {CLK} -period 5.000 -waveform { 0.000 2.500 } [get_ports {CLK}]
set_input_delay -add_delay -min -clock [get_clocks {CLK}] 1.25-Ts [get_ports {DATA}]                                             1.25为1/4的时钟周期，Ts为DDR输出的建立时间
set_input_delay -add_delay -max -clock_fall -clock [get_clocks {CLK}] 0.5 [get_ports {DATA}]                                   0.5为DDR的保护时间

还有就是我这样写了后，在TIMEQUEST TIMIING 里面怎么找不到关于输入的时序报告?IO报告中全是空的！