门级仿真求助
时间：10-02
整理：3721RD
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：我的设计进行了综合，静态时序分析之后。都没有问题。现在进行网表仿真，编译通过，结果出现以下问题：
# ** Error: G:/spi_netlist/cz6h_std.v(21976): $setup( posedge H01:3140 ns, posedge H02:3625 ns, 1 us );
# ** Error: G:/spi_netlist/cz6h_std.v(21982): $width( negedge H02 &&& _docheck2:3550 ns, :3575 ns, 1 us );
# ** Error: G:/spi_netlist/cz6h_std.v(21981): $width( posedge H02 &&& _docheck1:3475 ns, :3500 ns );其中：cz6h_std.v 是我的库文件。跪谢！
图是我仿真结果，输出结果是不定态，求解
# ** Error: G:/spi_netlist/cz6h_std.v(21976): $setup( posedge H01:3140 ns, posedge H02:3625 ns, 1 us );
# ** Error: G:/spi_netlist/cz6h_std.v(21982): $width( negedge H02 &&& _docheck2:3550 ns, :3575 ns, 1 us );
# ** Error: G:/spi_netlist/cz6h_std.v(21981): $width( posedge H02 &&& _docheck1:3475 ns, :3500 ns );其中：cz6h_std.v 是我的库文件。跪谢！
图是我仿真结果，输出结果是不定态，求解
满足不了库中的setup，你可以尝试修改相关信号的输入延时，或者调整时钟延时
你这相当于是后仿，是要反标延时参数
首先，看看你的log文件，确定sdf都已经加进去了。因为我看到你的err中的时序比较规整，有sdf无效的嫌疑。
确定下你的网表仿真的频率确实是你STA时的频率吗?
这个只是门级仿真，不用加延迟文件的呀。我试着修改约束好多次，还是出现这种情况！
我这个做的是门级仿真，不需要加sdf文件吧?您说的网表仿真的频率是指textbench给的频率么?STA时的频率是什么?
鄙人新手，请多多指教！谢谢
仿真的时候加上 nospecify参数即可，如果你用的是vcs那就在命令行里面加上+nospecify即可，如果是modelsim你可以查一下modelsim的手册
如果你只是单纯地检查门级电路的功能，可以不用反标延时，但同时你也要提示软件不要考虑时序约束，就像#6说的
不过一般门级电路就不做功能仿真了，功能仿真前仿已经做过，门级电路是要反标实际PR后的SDF delay，进行后仿，不仅要求功能正确，而且还要满足时序约束，建议你再检查检查你的时序约束，或者再跑跑STA
小编你好，我遇到和你类似的问题，在用modelsim仿真时报错http://bbs.eetop.cn/thread-352709-1-1.html，请问你的问题解决了吗?
你好，我遇到的问题跟你一样，请问你是如何解决的?