vivado AXI DMA 使用问题

时间：10-02 整理：3721RD 点击：

各位大神好：本人刚刚在学习vivado中。现在在做一个简单的例程：PS中产生32位的数据发到PL端，PL端+1操作后发回PS存到ddr中，直接读ddr的地址来看数据是否正确写入。但是一直没有调通。
想请教各位大神，我现在把自己写的+1这个模块的输出dout[31:0]连接到axi_dma模块的S_AXIS_S2MM端口，din[31:0]连接到dma的M_AXIS_MM2S端，这样有问题吗?

上一篇：timing分析求助
下一篇：请教以太网PHY芯片88e1111的寄存器配置问题，谢谢！

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

FPGA Verilog HDL 设计实例系列连载------交通灯的控制
vHDL语言 t触发器使用ISE自带的仿真激励文件如何写呀！求
关于Rx receiver的问题
转：用fpga 实现图形算法的硬件加速设计有源码
我的FPGA学习步骤
FPGA基础学习笔记--组合逻辑电路-多路选择器与多路分解器