仿真结果与实际测试结果不相符

你好，自己编写的程序，在仿真的时候结果都对，但是在下载到板子上，经过示波器测试后，结果就差别很大，就连基本的时钟信号都不对，而且信号会出现渐渐变弱，后又增强的情况。具体情况也不好描述，刚接触FPGA，就想问问有经验的，这种情况可能是什么原因造成的，或是需要注意哪些问题?或是有些相关资料可以推荐给我，谢谢大家！祝大家国庆快乐。

主时钟频率是否过高?试试时序约束看看行不行。

　谢谢你！  主时钟是20M，没做时序约束，准备下一步做个时序约束再试试看。　　有个问题想请教你下，我这边有两个时钟，外部晶振是不是就算是外部时钟?然后前端输入也有个时钟信号PCLK=65M，那这个时钟算是外面时钟吗?是不是两个都需要做约束?　　我在代码中设置了一个IP核DCM，因为要产生读写时钟，选择的输入时钟为晶振的20M，想请问下这些产生的时钟是不是也需要约束?新手，也在一点点摸索，不好意思问的有点多了，希望你可以帮我解除疑惑。谢谢！