QUARTUS中怎么查看布局布线信息

在ISE中可以通过FPGA EDITOR 打开布局布线图，放大后可以看到里面的REG和接口走线，QUARTUS中怎么看呢，我打开CHIP PLANNER后，里面只能看到一个个的白色方块，放大了也是这样，看不到里面的具体信息
也看不到线是怎么连的，
现在我有一个ALTDDIO的输出时钟要变成差分输出 ，不过提示那个脚的布线有问题，可能是我采用的方式无法布线，想查看一下，可是找不到！
Error (176202): The differential I/O standard LVDS_E_3R cannot be used on the pin adck_p[2], because the specified pin uses a tri-stated output buffer.
具体什么意思呢?

难道没人用过这个功能?

提示很明显，选择的电平标准有问题啊，LVDS是电流型接口标准，你用作三态输出不可能的啊。

可是我并没有约束相应引脚为LVDS_E_3R，我仅仅约束为2.5V(DEFAULT)
我的目的很简单，就是把ALTDIO的单端输出转换成差分输出就行了，该怎么实现呢?

首先说第一个问题吧，为什么看不到chip planner，因为你的工程在Fitter的时候出错了，布线不成功，自然就看不了chip planner了，因为这个要在Fitter阶段完成后才能看。
其次你贴出的错误标识你管脚用了LVDE_E_3R电平，且这个管脚你设置了三态输出，所以不支持。
你说你只用了2.5V输出，那报错应该不是这个错，还有你要是想差分输出，首先取决于你的pin脚所在BANK的电压实际用的是多大，然后才好确定相应的管脚能不能支持你想要的差分标准，你想要什么样的差分标准是什么你也没有说。