请教verilog二分频电路的代码问题
时间：10-02
整理：3721RD
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我用ISE实现二分频电路，严格按照参考书上输入的代码，为什么综合总是出错呢?错误报告：ERROR:HDLCompiler:806 - "E:\fpgachengxu\half_clk\half_clk.v" Line 28: Syntax error near "￡".ERROR:HDLCompiler:806 - "E:\fpgachengxu\half_clk\half_clk.v" Line 29: Syntax error near "else".
ERROR:HDLCompiler:598 - "E:\fpgachengxu\half_clk\half_clk.v" Line 21: Module <half_clk> ignored due to previous errors.
代码如下：
module half_clk(reset,clk_in,clk_out
);
input clk_in,reset;
output clk_out;
reg clk_out;
always @ (posedge clk_in)
begin
if（reset）clk_out<=0;
else
clk_out=~clk_out;
end
endmodule
ERROR:HDLCompiler:598 - "E:\fpgachengxu\half_clk\half_clk.v" Line 21: Module <half_clk> ignored due to previous errors.
代码如下：
module half_clk(reset,clk_in,clk_out
);
input clk_in,reset;
output clk_out;
reg clk_out;
always @ (posedge clk_in)
begin
if（reset）clk_out<=0;
else
clk_out=~clk_out;
end
endmodule
删了重写看看，有可能有错误符号
有非法字符，可能是输入法的原因，每次我都给输入法调到美式键盘，
if（reset）clk_out<= 1'b0;
clk_out <=~clk_out;
书上未必是对的，楼上正解！