在FPGA综合生成bit流时如何和对应的代码一一对应？

我们在芯片设计或FPGA设计时,通常需要综合多次以确认最终的版本性能,相应的代码也会在SVN或CVS仓库上传,但是有时候为了修改某些代码引起的其他问题,这个时候就需要代码回退,比如说我们在某此修改后发现某功能失效,而观察前期的某综合版本,又能工作正常,这就是修改/优化引起的新的问题,这个时候就需要知道正常工作版本对应的代码,可是单纯从bit或pof,sof中无法获知代码版本信息,毕竟有时候的修改并不会上传打tag.想问各位在设计过程中怎么解决这个问题的?

不需要每次修改都打tag，但是准备拿去FPGA综合的RTL，一定要留版本编号。

    问题就是如何预留版本编号?你是用脚本自动生成readme么?一个团队合作开发的工程,有时候不同的人的修改就会去综合验证,这个时候就会显得很乱

可以多个人修改自己负责的代码，但是传递RTL到FPGA综合或者DC综合的接口人只能有一个。由这个接口人统一负责综合代码的版本管理就不会出现你说的问题了。