求大神来看看我程序哪里有问题，为什么检测不到信号上升沿？

1. module fsm(
   
2.   output reg rw,
   
3.   output reg endatapath,
   
4.   input spi_cs,
   
5.   input full,
   
6.   input triggle,
   
7.   input clk
   
8.     );
   
9.          
   
10. reg[1:0] state,next_state;
    
11. parameter S0 = 2'b00,
    
12.           S1 = 2'b01,
    
13.                          S2 = 2'b10,
    
14.                          S3 = 2'b11;
    
15. reg sync_cs1;
    
16. reg sync_cs2;
    
17. 
    
18. reg sync_triggle1;
    
19. reg sync_triggle2;
    
20. reg triggle_low;
    
21. reg triggle_high;
    
22. wire triggle_rising;
    
23. 
    
24. always @(posedge clk)
    
25. begin
    
26.   sync_cs1 <= spi_cs;
    
27.   sync_cs2 <= sync_cs1;
    
28.   sync_triggle1 <= triggle;
    
29.   sync_triggle2 <= sync_triggle1;
    
30.   triggle_low <= sync_triggle2;
    
31.   triggle_high <= triggle_low;
    
32. end
    
33. 
    
34. assign triggle_rising = (triggle_low)&(~triggle_high);
    
35. always @(posedge clk)
    
36. begin
    
37.     state <= next_state;
    
38. end
    
39. 
    
40. always @(state,full,sync_cs2,triggle_rising)
    
41. begin
    
42.   rw = 1'b0;
    
43.   endatapath = 1'b0;
    
44.   next_state = S0;
    
45.   case(state)
    
46.     S0 : begin
    
47.                 if(triggle_rising) next_state = S1;
    
48.                           else next_state = S0;
    
49.                         end
    
50.          S1 : begin
    
51.                 rw = 1'b1;
    
52.                           endatapath = 1'b1;
    
53.                           if(full) next_state = S2;
    
54.                           else next_state = S1;
    
55.                         end
    
56.          S2 : begin
    
57.                 next_state = S2;
    
58.                 if(sync_cs2)
    
59.                             next_state = S3;
    
60.                         end
    
61.          S3 : begin
    
62.                 endatapath = 1'b1;
    
63.                 rw = 1'b0;
    
64.                           if(full) next_state = S0;
    
65.                           else next_state = S3;
    
66.                         end
    
67.   endcase
    
68. end
    
69. endmodule

异步信号进行打拍同步，若你的triggle信号是单周期脉冲，则需要满足产生triggle的时钟慢于或等于同步时钟，所以采样不到triggle_rising 很大可能是triggle的持续时间小于同步时钟一个时钟周期。

楼上正解

哦哦 抱歉我忘说时钟和信号频率了，我的时钟频率是12.5MHZ，输入的triggle信号频率是1KHZ，感觉应该可以采集到的啊

这个代码我看着累,为什么寄存器没有复位?
缺少注释,包括端口
不能罗列全的敏感变量还是用always (*) 代替
楼上说可能是triggle的持续时间小于同步时钟一个时钟周期,我觉得不是.
同一个时钟源下的触发,不会存在时钟的异步,根源可能在于输入信号triggle的持续时间,如果triggle是电平而不是只有一个时钟周期的脉冲,triggle_rising是会被拉高的.