关于FPGA程序不稳定的问题

本人现在使用xilinx的FPGA，在原有的程序上修改部分内容，但是我发现每次从chipescope抓取的信号不同，出来的结果也不同，后来看了一下，每次抓取的信号不同，有些信号的时钟约束不满足，并且每次不满足的时钟约束的信号不同。请问大神们，这种情况的原因是什么?该如何调试?谢谢！

我觉得问题可能有两点：1. 代码的时序设计需要优化；
2. 使用chipscope抓取数据时，尽可能抓取和采样时钟同一时钟域的信号。

先把已知问题解决---时序问题；
即使时序不满足，我认为也不一定是时序的问题，有可能如楼上所说，你的采样时钟是否能够确保采样数据完整。

抓拍的时候于你选择的时钟也有关系的