ModelSim Error in Tcl Script ？
时间：10-02
整理：3721RD
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ModelSim 10.1c
相同 2 个程序,1个是Verilog,另一个是 VHDL
但是 Verilog 都显示这个警告错误?
相同 2 个程序,1个是Verilog,另一个是 VHDL
但是 Verilog 都显示这个警告错误?
请问你这问题解决了没有
同问，我也是遇到这个问题，不知道怎么回事
modesim的tcl指令收集
我也遇到这个问题，急求！
时隔四年后的今天，我也遇到了，怎么解决啊，跪求！