verilog里手工例化DesignWare的元件，要怎么仿真？

今天看designware的文档，《DesignWare Building Block IP User Guide》，里边提到可以在hdl里手工例化desigware里的元件，但是这样的数据怎么仿真呢?这样用的情况多吗? O(∩_∩)O谢谢！
Suppose you want to instantiate the carry-lookahead implementation of a synthetic adder module in your design. The Verilog description in the following example accomplishes this.

1. 
   
2. module DW01_add_inst_cla(in1, in2, ci, sum, cout);
   
3. parameter wordlength = 8;
   
4. input [wordlength-1:0] in1, in2;
   
5. input ci;
   
6. output [wordlength-1:0] sum;
   
7. output cout;
   
8. // synopsys dc_script_begin
   
9. // set_implementation cla U1
   
10. // synopsys dc_script_end
    
11. // instantiate DW01_add
    
12. DW01_add #(wordlength)
    
13. U1(.A(in1), .B(in2), .CI(ci), .SUM(sum), .CO(cout));
    
14. endmodule

复制代码

到designware的文件夹（好像要装DC的）找到它对应的simulation module，例如DW01_add.v，一起就可以仿真了。

很有帮助~

   我还想问一下，在Design Vision里面的File菜单里有个 Elaborate , 这里面应该都是Designware里面的ip吧，我生成了一个CSA,width==30。存为了CSA30bit.v，然后我应该在哪儿找他的验证模型的verilog呢?是不是完整的库里头应该有一个文件夹是所有standard cell的.v。然后那里头就有?所以是我的库不完整?还有这些ip算standard cell吗?

   搭车问，lz这样的代码，如果确认逻辑没有问题（因为例化的只是简单的乘法器，可以脑补其功能的。）
下一步应该做什么?可以拿到dc上去综合么，有些什么需要注意的地方~?

   小编，能不能分享一下你的《DesignWare Building Block IP User Guide》呢?   这个文件官网不让下。
   非常感谢