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FPGA除法器设计

时间:10-02 整理:3721RD 点击:
主频在400Mhz,输入端可配置,最大128位,整数无符号除法(四舍五入),重点是在10个周期内算完。

按照除法原理来,流水处理,一个周期出一个数应该没问题,但输出会有延迟

Xilinx有除法IP核。相关文档有PG151,DS819,DS530

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