ChipScope可用的最大时钟频率是多少？
时间：10-02
整理：3721RD
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师傅曾说过，FPGA中最好不要使用超过150MHz的时钟频率，但是我不知道这个是否包括ChipScope的采样时钟。我的数据是在125MHz时钟下变化，我想用个250M的时钟去采样（这样数据不会采错），但是不知道这个时钟是否太大了。
你的数据是在125MHz时钟下变化，那就用这个125MHz的时钟采样
chipscope的频率取决于芯片布局布线结果，与自己写的逻辑其实是一个意思
谢谢你的回复。 我之所以想用个比较大的时钟，是因为125M时钟是FPGA外部输入的，不是来自于开发板，与FPGA内部的其他信号不同源。因为我的设计不是只有一个clk domain，所以我想用个较大的时钟去做采样，这样利于我在ChipScope中观察波形。之前尝试过用较小时钟采样，但是因为不同源的问题，采样到的信号不利于我观察。
您的意思是我在ChipScope中用这个250M的时钟，就等同于在FPGA设计中使用到了这个时钟，这就和我师傅之前建议的200M以下时钟冲突了是吧。
可以用200m采样，但是信号就乱了，不是你想看到的结果，信号比较乱，因为整个电路是在你的125m下工作，只有用125m采到的信号看起来是准确的
就算你用250MHz的时钟去采样125Mbps的信号，也会存在踩错数据的问题，异步时钟域的信号都会存在亚稳态的问题。
chipscope说白了就是FPGA中的一块逻辑+BRAM，如果你的采样时钟频率高了，那布局布线自然就困难了
哎~不知道怎么使用vio核啊~
我曾经用150M时钟接入chipscope，观察信号都是125M时钟下产生的，最后布局布线时序报错，不知道你遇到过没
路过学习了