产生翻转信号

可以的，用vsyns当时钟

always @ （posedge vsync or negedge rst_n）
begin
      if  (！rst_n)
            sel <= 1'b0 ;
      else
            sel <= #DLY ~sel ;
end

  谢谢，但是vsync不是敏感信号，需要一个标识判定上升沿。

用D触发器加一个反相器就可实现

    没有时钟，D触发器有什么用?

   什么叫敏感信号?这个sel就是用sync上升沿触发锁出来的

1. module edge_detect(
   
2.         input clk,
   
3.         input rst_n,
   
4.         input vsync,
   
5.         output reg sel
   
6.         );  
   
7. reg vsync_r1;
   
8. always @(posedge clk or negedge rst_n)
   
9.         if(！rst_n)
   
10.                 vsync_r1 <= 1'b0;
    
11.         else
    
12.                 vsync_r1 <= vsync;
    
13. wire vsync_rise = vsync && (！vsync_r1);
    
14. always @(posedge clk or negedge rst_n)
    
15.         if(！rst_n)
    
16.                 sel <= 1'b0;
    
17.         else if(vsync_rise)
    
18.                 sel <= ！sel;
    
19. endmodule

什么敏感信号?你没有其他时钟，只能将vsync当成时钟使用了。

that's a pretty smart idea.

   我这样写过，感觉sel 信号是受CLK信号影响，