请问设计中同时用到了上下边沿的，怎么约束时序？

我做了一个同时支持奇偶的分频器，奇分频是同时用上下沿计数，然后相或得到的50%占空比的，
现在遇到的问题是，由于我设计中的输入时钟比较高，最高可能是480M，结果用DC综合时提示有一条路径时序不满足，看了下刚好就是上升沿到下降沿的时序不满足，
请问该怎么约束呢?谢谢各位前辈。

能看到时序违反，那就说明这条path已经有约束了。
分析下这条timing path 约束是否正确，如果不对，设置成false path或者 clock降频设置 或group path设置等
如果频率是对的，不满足就是要进行时序优化，再不能meet就不能sign off 咯

时序不满足，问题不出在你的约束上，你如果修改约束让时序pass，那就是降频，不是你的设计目标。
输入时钟480M，奇数分频使用上下沿得到50%占空比，相当于分频电路要跑960MHz。
1、修改设计尽可能降低组合逻辑延时直到timing pass
2、修改设计也无法做到，只能说明此工艺下，这个电路做不到960M。