FPGA设计真的需要synplify来做综合吗
如果用quartusII直接综合、布线，资源占用率在70%左右，
速度最快可以到130MHz左右；
但是如果用synplify综合,QII布线，资源占用大约上升10%，
速度降了20多M！
感觉在synplify里该设的优化条件都设置了，扇出10-50都试过，
怎么结果还是这么差?
现在真的是有点怀疑，FPGA设计到底有没有必要用synplify来做综合这步?
大家说说，你们一般都是怎么做的?是不是我哪个地方忽略掉了?
谢谢
你的设计没问题吧
设计没问题 用QII设计的 板子上都调过了
我只是想弄清楚 synplify这个到底有没有必要用 底该怎么用
我觉得altera的FPGA，直接用quartus就可以了，xilinx的还得用synplify pro
synplify 是专业的第三方综合工具，是你的设置错误吧
我也希望是我设置错了 可是确实各种条件都试过了 资源占用率可以降到差不多
就是性能怎么都上不去
eeeee 谁有经验的解释一下怎么会这样。
4楼有道理
性能和设计有很大的关系。小编的设计中都是普通逻辑吗?有没有用到Altera的IP Core什么的?如果用了，则很正常。
用到altera的IP只是fifo lp_mult之类的 没用其他复杂的ip
最长路径是在其他一些逻辑上的
fifo lp_mult都是相对比较复杂的CELL，所以这肯定是有影响的。
了解了，不过还是没有权威的解释
其实一般的设计用什么综合工具的效果都不会差很远，关键是你自己的逻辑设计的如何。另外，synplify的结果和布线后的结果还是有一定的差别的，我觉得重点关注自己的逻辑，不要指望工具。
没用过altera的东西，但xilinx的综合结果synplify和XST没有太大区别。
但以前遇到过，有些语法元素synplify可以综合但XST不能综合，会报错。
quartus就可以了
走过路过 学习中
synplify 是专门做综合的，应该不错的。
4# buttern
谢谢
在synplify中做综合时，altera的core，如乘法器、存储器等，是做为黑盒输入的，这个在综合结果报告中可以看到warning。而黑盒在分析时序的时候是无法给出时序信息的，因此这个时候的时序信息其实是不准确的，除非你把core的时序文件引入synplify中一起分析。
我还以为synplify专业的更厉害啊
说来说去，问题照旧！有时间把你的资源报告贴出来，分析分析岂不更好。
1# chit_wps
QII比ISE强好多。不知道跟synplify怎么比，但是如果说QII比synplify强，我不会觉得意外。
最终设计的速度受布局和走线的影响很大，QII的综合布局走线是一个综合流程，它的综合优化肯定为后面的布局和走线优化考虑了很多，这点synplify没法比。
最终的资源占用也和对器件资源的了解有很大关系，Altera的器件，QII不可能比synplify差。
QII最近今年升级平凡，不仅仅不断加入对新硬件的支持，并且在各方面的优化都有长足的进展，个人觉得Xilinx掉链子了。
最近我做了个小测试，发现syn比qua优化的好，但syn不如ise……
难道我做错了?
4楼正解
这到没比较过 一直用QUARTUS的
我也在弄ＳＹＰＬＩＦＹ，但没搞透，希望有学习资料的，发一份，kc304@126.com,我只有西安沈支红的，和英文的，但小弟英语真的不行，
新手，，谢谢各位老大了
Syn比较专业，综合效果会比ISE和Quartus都好一些
可以对照对照两者综合的关键的路径等各个方面的结果的差异，看看为什么速度降下来了。
in synthesis, Synplify has better performance in large design.
怀疑你自己的设计有问题，或者工具使用有问题，synplify肯定是最好的FPGA综合工具。这一点ALTERA和Xilinx的人都承认。
1# chit_wps
那只能说参数有可能设置的不一样，就算有偏差，也不会这么大的